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because it does not hold its value outside the clock edge fpga 的编程错误!!求指教
如题所述
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推荐答案 2011-07-08
把你程序里的所有的除了if clk 'event and clk='1' then其他需要时钟的但是又不是clk的变成比如if clktou'event and clkout='1' then改成if clkout = '1' then
不要管clkout的沿,统统用时钟采样
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其他回答
第1个回答 2011-07-04
这是神马?求解释还是????
相似回答
quartus的
错误
报告如下,请问有哪位大大可以帮忙解释一下
答:
原因:赋值语句的逻辑混乱,由于条件判断语句采用了非阻塞赋值,容易产生逻辑混乱
。解决方法:将非阻塞赋值“<=”改成阻塞赋值“=”,并不是任何情况下都是用非阻塞赋值好,阻塞和非阻塞适用于不同环境,根据环境要求选择赋值方式
...
does
not
hold
its
value
outside
the
clock
edge的错误
答:
或者你不想写end if 就要把else 和if连起来写成elsif,这样只要写一个end if就行了
。还有一些其他错误,已改好且编译通过 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY KUOPIN1 IS PORT(EN,CLK,SIN:IN STD_LOGIC;SIG_OUT:OUT STD_LOGIC);END KUOPIN1;...
...register for q[0] at dianzhen.vhd(37)
because
i
答:
时钟的if语句是不能有else的,你把else去掉呗,时钟的if语句没有对应的else
,简单的逻辑错误我以前也犯过哈哈
关于
FPGA的
编译
错误
问题 Error (10001)
答:
从网上下载一个steam.dll文件放到c:\windows\system32目录下或是需要这个文件的程序目录下就可以了。
VHDL
编程
出现的问题
答:
Error (10818): Can't infer register for "count[0]" at speedout.vhd(22)
because
it
does
not
hold
its
value
outside
the
clock
edge
Error (10029): Constant driver at speedout.vhd(35)Error (10028): Can't resolve multiple constant drivers for net "count_temp[6]" at speedout.vhd(22)...
VHDL
FPGA
问题 error(10818)
答:
你的程序编写的不严密,对于那段 CLR=1时是用if语句,下面的时钟应该用 elsif 比较好点
Error (10818): vhdl 时钟问题
答:
一个进程process只能检测一个信号边沿,所以会有这样的。你设计的原意大概是这样的吧:时钟上升沿的的时候采样数据,然后在clk_5的上升沿循环读入数据。有如下两种处理方法 1.用一个process进行处理,不检测clk_5上升沿,直接检测高电平,但是在给clk_5高电平之前要能够保证a的数据已经是想要得到的数据。
vhdl中loop语句
答:
你这不对,感觉逻辑很混乱,要不你说说你想要实现啥功能,我再帮你看看 比如说在进程里面你一开始就让 LL<="0000";结果就是每执行一次它就会被置0,那们后面的操作就没法进行了,还有对Q1的赋值也一样
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in the outside
stand outside
the outside
outside temp
汽车not outside
stay outside
outside of
out与outside区别
outside的用法
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