关于一个MOS管组成的电压选择电路的电路分析，请个人大侠帮忙分析一下，先谢谢啦！
这是一个电压选择电路，当控制脚为高电平/悬空：开通+3.3V_AUX低电平：开通+3.3V_PCIE，我不是很理解这里为什么使用两个MOS管，就是Q5/Q7和Q3/Q4为什么两个MOS都是反着接的，还有，D19和D20肖特基二极管是什么作用呀。麻烦详细解释一下，先谢谢了。
个人观点。。。。。。
首先MOS管是四端器件，栅源漏衬，一般源衬短接。
在集成电路制造中，NMOS制作在P型衬底上，P衬上做N阱，而PMOS做在N阱上的，
如果只有一个PMOS管（比如左边的电路），
那么当控制引脚是高电平时，左边电路导通，现在假设只有Q5，电源通过Q5的源端再经过沟道区到达漏端然后输出。
也就是说，此时漏端是高电平，而漏端是P型半导体区域，衬底是N型的，这即是说漏到N阱有一条低阻通路（正向pn结，很小的电压即可导通），一旦N阱接到什么低电平的地方，立马会出现大的电流，那就完蛋啦。
如果在串联一个PMOS，注意第二个PMOS是反向的，现在我们从电源开始走一遍。
首先是电源，然后来到第一个PMOS的衬，P+（表示重掺杂）半导体区域，然后来到第一个PMOS的源，P区域，再经过第一个的栅来到第一个PMOS的漏端，还是P区域。接下来来到第二个PMOS‘漏’（其实这种说法不对但是更易于理解），这个也是P区域，那么第二个PMOS的‘漏’是不是可以和第一个的漏合并咯，都是P区域半导体嘛。再下来到第二个MOS的栅再到第二个MOS的‘源’，然后来到第二个的衬，P+区域，而这个P+区域接的是高电位。也就是说电荷只会在每个P区域之间交换，不会无聊的去克服势垒到达N阱的N区域的。这样避免了大规模漏电。也就是说输出端只输出高电平而不输出大的电流。在电路上讲输出阻抗很较大，这样就不会影响下一级电路的设计了，这是大部分电路的理想要求哦
至于肖特基二极管，应该是用来钳位的吧，保证输出不会高于某个电压值。比如钳位电压是1.5V，那么选中左边的时候，输出是1.5V而不是3.3V
。。。。。。。只是个人这么觉得，，，，，
首先MOS管是四端器件，栅源漏衬，一般源衬短接。
在集成电路制造中，NMOS制作在P型衬底上，P衬上做N阱，而PMOS做在N阱上的，
如果只有一个PMOS管（比如左边的电路），
那么当控制引脚是高电平时，左边电路导通，现在假设只有Q5，电源通过Q5的源端再经过沟道区到达漏端然后输出。
也就是说，此时漏端是高电平，而漏端是P型半导体区域，衬底是N型的，这即是说漏到N阱有一条低阻通路（正向pn结，很小的电压即可导通），一旦N阱接到什么低电平的地方，立马会出现大的电流，那就完蛋啦。
如果在串联一个PMOS，注意第二个PMOS是反向的，现在我们从电源开始走一遍。
首先是电源，然后来到第一个PMOS的衬，P+（表示重掺杂）半导体区域，然后来到第一个PMOS的源，P区域，再经过第一个的栅来到第一个PMOS的漏端，还是P区域。接下来来到第二个PMOS‘漏’（其实这种说法不对但是更易于理解），这个也是P区域，那么第二个PMOS的‘漏’是不是可以和第一个的漏合并咯，都是P区域半导体嘛。再下来到第二个MOS的栅再到第二个MOS的‘源’，然后来到第二个的衬，P+区域，而这个P+区域接的是高电位。也就是说电荷只会在每个P区域之间交换，不会无聊的去克服势垒到达N阱的N区域的。这样避免了大规模漏电。也就是说输出端只输出高电平而不输出大的电流。在电路上讲输出阻抗很较大，这样就不会影响下一级电路的设计了，这是大部分电路的理想要求哦
至于肖特基二极管，应该是用来钳位的吧，保证输出不会高于某个电压值。比如钳位电压是1.5V，那么选中左边的时候，输出是1.5V而不是3.3V
。。。。。。。只是个人这么觉得，，，，，
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第1个回答 2013-05-07
电路有问题吧！有哪两个肖特基管起不到电压选择的作用呀
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