逻辑门电路判断各门电路输出是什么状态（高电平，低

Question

如题所述

Answer 1

逻辑集成电路的输入端接下拉电阻，是为了使该端处于低电平。根据TTL逻辑集成电路的内部结构，由于输入端有一定的、向外留出的输入电流，该电流会在下拉电阻上产生压降，使得该输入端的电压＞0V，若下拉电阻阻值较大将使输入端电压超过低电平的最高电压限值，这样输入端电平处于过渡区甚至高电平区，导致电平错误。而上拉电阻可以取较大阻值。对于基本型TTL逻辑集成电路74xx，下拉电阻的限值约为≤1.3kΩ。(A)图中下拉电阻10kΩ，大大超过限值，该输入端为高电平，则Y1=(VIL+1)'=0；(B)图中下拉电阻51Ω，小于限值，该输入端为低电平，则Y2=1异或0=1；(C)对于CMOS逻辑电路，因其输入电阻极大，上、下拉电阻的限值为≤1MΩ。图中下拉电阻10kΩ，远小于限值，该输入端为低电平，则Y3=(VIH·0)'=1；注意：基本型TTL逻辑集成电路74xx早已被多种改进型替代，输入端下拉电阻的阻值上限有不小的提高，即便是目前应用已经较少的低功耗肖特基TTL逻辑集成电路74LSxx，下拉电阻的限值约为≤20kΩ。所以，这是一个比较古老、落伍的知识点考核。