都是D触发器。只不过左侧D触发器多了两个直接置位S与复位R端子，低电平有效。平常题中用右侧无直接置复位端的多些。分析集成内部原理采用左侧的多些。看你设计电路的需求。追问
你好，那多个D触发器怎么实现同步置数呢
追答由时钟脉冲统一控制，当时钟脉冲上升沿时刻，D触发器输出Q=D
追问我的意思是，我通过3个D触发器实现了三位数的加减计数，然后题目还要我实现同步置数端，应该是值把这个三位数置成预先设置的数吧，这种应该怎么操作？
你发的图看不太清，大概意思看了下，用选择码S0/S1控制功能，你采用数据选择器，输出采用与门选择数据。一路为选择器输出，另一路为时钟脉冲。以控制时钟的加载到D触发器的时机。达到题中所提要求。
追问
它这里发图好像是不清晰不知道为什么 不好意思
这样的话数据选择器的输出是接到CLR上的吧，怎么能达到同步置数的效果
用D触发器设计一个3位加减计数器，该计数器用受信号X控制，当X＝0时，执行递增技数，X＝1时，递减计数。此外，还有异步清除端CR非和同步置数端LD，当CR非＝0时异步清除，LD＝1时同步置数
追答这是一个双输出的组合逻辑电路，一路输出控制X，一路输出控制同步置数端LD。
你设计一个输入S0/S1，输出Y0/Y1，根据题中要求，得出满足功能的组合逻辑电路就行了
它这里LD＝1同步置数是需要自己写的吧，你这里怎么输出LD了，LD不是直接人输入的吗？我实现了这个三位加减，不懂这个怎么实现同步置数的。emmm
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