如题所述
下图的时序电路,是由J-K触发器组成的同步四进制加/减计数器,当控制端X=0,为加法计数器,当X=1,为减法计数器。仿真图如下,输出端Y为进位/借位信号,加法计数时,计数输出11时,进位输出1。减法计数时,计数状态为11时,借位输出Y=1。
状态图如下